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一、對(duì)硬件設(shè)計(jì)的一般流程有了初步的了解

通過該課程設(shè)計(jì)，我們初步了解了硬件設(shè)計(jì)的一般流程，課題分析---verilogHDL編程---調(diào)試程序---仿真波形---綜合生成器件。

二、學(xué)會(huì)對(duì)簡單系統(tǒng)進(jìn)行分析

剛拿到題目時(shí)，感覺非常盲目，沒有思路，無從下手。但我們多方收集資料，力求先對(duì)同步FIFO有個(gè)初步認(rèn)識(shí)，進(jìn)而去理解同步FIFO的工作原理，最后產(chǎn)生自己的設(shè)計(jì)方案。當(dāng)所以準(zhǔn)備工作搞定后，我們順利設(shè)計(jì)了輸入端口時(shí)鐘信號(hào)clk，復(fù)位信號(hào)rst,讀控制rq，寫信號(hào)wq以及數(shù)據(jù)輸入端口data，輸出端口滿狀態(tài)full，空狀態(tài)empty以及數(shù)據(jù)輸出端口。但是對(duì)同步緩沖器的存儲(chǔ)單元的表述方法不是很清晰，開始想到可以直接調(diào)用現(xiàn)成的雙口RAM器件，但是考慮到由于數(shù)據(jù)緩沖器存儲(chǔ)讀取并不是隨機(jī)寫入讀取，而是按照順序進(jìn)行的，所以最后討論用二維寄存器(8*16)來組成FIFO的存儲(chǔ)單元。

三、自學(xué)了verilogHDL編程

因?yàn)関erilogHDL語言語法和以前學(xué)過的C語言比較相近，所以在看了些相關(guān)書籍和程序范例后，就入手編寫verilogHDL代碼，開始時(shí)候沒有遇到太大問題。但是畢竟verilogHDL和C許多還是有差別的，如case的用法等。但是經(jīng)過我們一起的努力，順利的完成了verilogHDL代碼的編寫工作。

四、學(xué)會(huì)使用Modelsim，LeonardoSpectrum軟件

學(xué)會(huì)了常用的ic仿真生成器件的軟件Modelsim，LeonardoSpectrum的使用方法。在Modelsim環(huán)境中，經(jīng)過簡單的修改調(diào)試，(本文由范文之家搜集整理)運(yùn)行，但是得到的仿真波形始終不能滿意。仿真波形顯示控制電路，包括讀寫信號(hào)，滿空狀態(tài)都很正常，不過卻出現(xiàn)輸出波形為高阻態(tài)，進(jìn)一步驗(yàn)證數(shù)據(jù)未寫入存儲(chǔ)寄存器。經(jīng)過答疑老師的幫助，我們編輯推薦：/data/2008/1018/special_68.html發(fā)現(xiàn)由于開始地址指針指向不明造成此問題，初始化后即解決了此問題。用LeonardoSpectrum綜合生成器件也遇到很多類似的問題，不過在耐心老師指導(dǎo)，我們共同探討研究下最終都得以解決。

五、加深了對(duì)許多課程的理解

IC課程設(shè)計(jì)聯(lián)系到很多門課，是對(duì)很多理論課的一次理論聯(lián)系實(shí)踐的機(jī)會(huì)。例如在討論同步FIFO的存儲(chǔ)單元方案時(shí)候，我們通過查資料對(duì)微機(jī)原理學(xué)的存儲(chǔ)器原理有了更深刻的理解和認(rèn)識(shí)。另外，整個(gè)verilogHDL編寫過程都是按照C語言要求的結(jié)構(gòu)化，模塊化，加上注釋的詳細(xì)清晰，所以也使我們的程序可讀行強(qiáng)。

六、培養(yǎng)了團(tuán)隊(duì)合作意識(shí)

像這種課程設(shè)計(jì)，由于要自學(xué)verilogHDL，以及Modelsim，LeonardoSpectrum的使用，對(duì)初學(xué)者來說是個(gè)很大的工程，所以我們堅(jiān)持團(tuán)隊(duì)合作，分工明確，有多種方案共同研究拍板，有了問題大家共同探討，極大提高了開發(fā)效率。

總的來說，這次IC課程設(shè)計(jì)確實(shí)學(xué)到很多，不僅學(xué)到以上六點(diǎn)，而且也鍛煉了我遇到問題解決問題的勇氣和能力，以及遇到挫折不達(dá)目的不罷休的韌性，這在以后的工作與學(xué)習(xí)中將會(huì)非常重要。